ModelSim SE 2020官方版

ModelSim SE 2020是西門子旗下的一款優(yōu)秀HDL語言仿真軟件，它提供最友好的調(diào)試環(huán)境，是唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。該軟件還擁有最友好的調(diào)試環(huán)境，采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真，并且具有個性化的圖形界面和用戶接口，能夠為用戶加快調(diào)試提供強有力的手段。除此之外，這款軟件全面支持VHDL和Verilog語言的IEEE 標準，支持C/C++功能調(diào)用和調(diào)試，提供完整的仿真過程，從創(chuàng)建工作庫到編譯設(shè)計，以及加載仿真器到運行仿真和調(diào)試結(jié)果等，可以很好地滿足程序員們的使用需求，大大提高了工作效率。
ModelSim SE 2020.4還進行了全面升級和優(yōu)化，提供全面完善以及高性能的驗證功能，全面支持業(yè)界廣泛的標準。集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、虛擬對象Virtual Object等眾多調(diào)試功能。能夠很好的幫助你改正錯誤，有效的解決問題，節(jié)省大量時間，提高工作效率，是作FPGA、ASIC設(shè)計的RTL級和門級電路仿真的首選。

軟件特色

1、統(tǒng)一的混合語言仿真引擎，易于使用和性能
2、native支持的Verilog，SystemVerilog的設(shè)計，VHDL和SystemC對復(fù)雜的設(shè)計環(huán)境的有效核查
3、快速調(diào)試時間，易于使用的多語言調(diào)試環(huán)境
4、先進的代碼覆蓋率和分析工具，可快速縮短覆蓋范圍
5、提供了交互式調(diào)試和后期模擬調(diào)試，因此可使用相同的調(diào)試環(huán)境
6、強大的波形比較功能，可輕松分析差異和錯誤
7、統(tǒng)一的覆蓋數(shù)據(jù)庫，具有完整的交互式和HTML報告和處理功能，可了解和調(diào)試整個項目的覆蓋范圍
8、結(jié)合HDL Designer和HDL Author進行完整的設(shè)計創(chuàng)建，項目管理和可視化功能

ModelSim SE 2020安裝教程

1、下載解壓，得到ModelSim SE 2020.4 64位原程序和patch文件夾；

2、首先雙擊文件“modelsim-win64-2020.4-se.exe”安裝軟件，按默認路徑安裝即可；

3、注意：這一步不要安裝Key Driver；

4、軟件成功安裝后，先不運行軟件，打開crack 1文件夾，將MentorKG.exe、MGLS.DLL和patch_dll.bat復(fù)制到安裝目錄下的win64文件夾中；
默認路徑：C:\modeltech64_2020.4\win64

5、管理員身份運行patch_dll.bat，將生成的許可證另存為LICENSE.TXT，保存到軟件安裝目錄下；

6、接下來，創(chuàng)建系統(tǒng)環(huán)境變量：
變量名：LM_LICENSE_FILE
變量值：LICENSE.TXT的路徑。
默認為：C:\modeltech64_2020.4\win64\LICENSE.TXT

7、至此，軟件成功激活，以上就是ModelSim SE 2020.4的詳細安裝教程，希望對用戶有幫助。

ModelSim SE 2020功能介紹

1、更智能的GUI
智能設(shè)計的GUI可以有效利用桌面空間。 ModelSim提供了高度直觀的交互式圖形元素（窗口，工具欄，菜單等）排列方式，使您可以輕松查看和訪問其許多強大功能。 結(jié)果便是易于使用且可以快速掌握的功能豐富的GUI。 通過將Tcl用戶界面集成到其HDL仿真器中，ModelSim重新定義了仿真的開放性。 Tcl是一種簡單但功能強大的腳本語言，用于控制和擴展應(yīng)用程序。
ModelSim GUI提供高效的設(shè)計調(diào)試和分析功能以及項目和文件管理。
2、記憶窗
存儲器窗口允許直觀，靈活地查看和調(diào)試設(shè)計存儲器。 VHDL和Verilog內(nèi)存是從源中自動提取并在GUI中查看的，從而提供了強大的搜索，填充，編輯，加載和保存功能。內(nèi)存窗口支持從文件或通過使用恒定，隨機和計算值來預(yù)加載內(nèi)存，從而節(jié)省了僅加載內(nèi)存來初始化測試平臺部分的耗時步驟。所有功能都可以通過命令行使用，從而可以在腳本中使用它們。
3、波形和結(jié)果查看
ModelSim提供了高性能的全功能波形窗口。 Wave窗口提供了用于標記有趣的時間點并測量光標之間的時間距離的光標。波形窗口的內(nèi)容可以通過強大的虛擬信號定義和分組靈活地設(shè)置格式。
在兩個仿真結(jié)果之間可以輕松進行波形比較。通過用戶指定的時間過濾功能，可以輕松處理RTL和門級仿真結(jié)果之間的時序差異。
ModelSim提供了獨特的WLF管理實用程序（又名WLFMAN），該實用程序允許處理WLF結(jié)果文件。這使您可以指定要記錄到WLF文件的信息量，并允許您根據(jù)信號或時間對現(xiàn)有WLF文件進行子集化。
WLFMAN實用程序可有效管理磁盤空間并提高模擬后調(diào)試效率。
4、源窗口模板和向?qū)?br /> 使用VHDL和Verilog模板和向?qū)?，您可以快速開發(fā)HDL代碼，而不必記住確切的語言語法。只需單擊鼠標，即可使用所有語言結(jié)構(gòu)。易于使用的向?qū)⒁龑?dǎo)您逐步完成更復(fù)雜的HDL塊的創(chuàng)建。向?qū)э@示了如何創(chuàng)建可參數(shù)化的邏輯塊，測試臺激勵和設(shè)計對象。源代碼窗口模板和向?qū)ㄟ^省時的快捷方式使新手和高級HDL開發(fā)人員受益。
5、專案經(jīng)理
項目管理器大大減少了組織文件和庫所需的時間。在編譯和模擬時，項目管理器會存儲每個項目的唯一設(shè)置，使您可以從上次中斷的地方重新啟動模擬器。仿真屬性使您可以輕松地使用預(yù)先配置的參數(shù)進行仿真。
6、代碼覆蓋率
設(shè)計驗證的完整性可以通過代碼覆蓋率來衡量。 ModelSim支持語句，表達式，條件，切換和FSM覆蓋范圍。代碼覆蓋率指標是從HDL源自動得出的。由于創(chuàng)建了許多可配置和可重復(fù)使用的設(shè)計模塊，并且并非所有指標都很有價值，因此可以使用代碼覆蓋率瀏覽器中指定的源代碼實用程序和排除項來靈活管理代碼覆蓋率指標。
7、基于斷言的驗證
ModelSim提供了一個全面的，基于標準的基于斷言的驗證（ABV）解決方案，可以選擇SystemVerilog斷言（SVA），屬性規(guī)范語言（PSL）或兩者。
8、強大的，具有成本效益的模擬
解決方案ModelSim提供了功能強大的仿真解決方案，非常適合驗證中小型FPGA設(shè)計；尤其是具有復(fù)雜任務(wù)關(guān)鍵功能的設(shè)計。

更新日志

v2020.4版本
-在2020.4中修復(fù)了SystemVerilog缺陷
-QSIM-64922-Vlog報告了錯誤；
-65962-如果在編譯時使用-autoorder和-quiet開關(guān)，如果語義錯誤在刷新階段遇到錯誤，將不會打印錯誤。
-QSIM-66278-如果占用超過2G的空間的大型數(shù)據(jù)結(jié)構(gòu)將崩潰使用默認初始化。
-QSIM-65639-design.bin的信號范圍可能不正確。