Mentor Graphics QuestaSim(HDL語(yǔ)言仿真器)

Mentor Graphics QuestaSim簡(jiǎn)稱QuestaSim，它是一款專業(yè)強(qiáng)大的HDL語(yǔ)言仿真軟件，基于標(biāo)準(zhǔn)的單核驗(yàn)證引擎，集成了一個(gè)HDL模擬器，用戶可以自由靈活的創(chuàng)建工作和資源庫(kù)、編譯設(shè)計(jì)、優(yōu)化設(shè)計(jì)、加載設(shè)計(jì)以進(jìn)行仿真、模擬設(shè)計(jì)以及進(jìn)行調(diào)試設(shè)計(jì)等各種流行的操作，支持多種常規(guī)操作模式，包括GUI模式，命令行模式和批處理模式。

QuestaSim還為用戶提供了用于驗(yàn)證FPGA和SoC設(shè)計(jì)的的一體化功能和工具，提供一系列命令提供了用于使用Questa SIM驗(yàn)證設(shè)計(jì)的結(jié)構(gòu)和流程。采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段！有需要的 用戶歡迎下載使用。

軟件特色

1、內(nèi)建單內(nèi)核仿真器支持SystemVerilog、verilog、VHDL、PSL以及SystemC。

2、內(nèi)建約束解釋器支持Constrained-random激勵(lì)生成，以實(shí)現(xiàn)Testbench-Automation。

3、支持基于PSL，SystemVerilog語(yǔ)言斷言的功能驗(yàn)證，支持業(yè)界最著名的0-in Checkware 斷言庫(kù)功能驗(yàn)證。

4、集成化支持功能覆蓋率檢查與分析。

5、高性能的RTL和Gate-level仿真速度。

6、支持用SystemVerilog和SystemC實(shí)現(xiàn)高層次testbench設(shè)計(jì)與調(diào)試。

功能介紹

一、IC設(shè)計(jì)，驗(yàn)證與制造

1、有效創(chuàng)建世界上最先進(jìn)的集成電路（IC）。

2、創(chuàng)建具有功率，性能，面積和功能的最佳平衡的IC。

3、在各個(gè)級(jí)別進(jìn)行驗(yàn)證-從C ++原型到芯片測(cè)試再到數(shù)字孿生。

4、滿足安全性，功能安全性和芯片生命周期要求。

5、借助AI驅(qū)動(dòng)的EDA工具更快地實(shí)現(xiàn)覆蓋率，簽核和更高收益。

二、IC封裝設(shè)計(jì)與驗(yàn)證

1、利用完整的高密度高級(jí)封裝（HDAP）解決方案。

2、使用早期的原型設(shè)計(jì)和計(jì)劃開(kāi)發(fā)3D封裝裝配模型。

2、更快地執(zhí)行物理設(shè)計(jì)，驗(yàn)證，建模和簽核。

4、今天交付明天的半導(dǎo)體集成創(chuàng)新。

三、電子系統(tǒng)設(shè)計(jì)與制造

1、從單個(gè)PCB到系統(tǒng)設(shè)計(jì)，從個(gè)人到企業(yè)，均可無(wú)縫擴(kuò)展。

2、集成和優(yōu)化從規(guī)格到制造的整個(gè)數(shù)字流程。

3、部署基于模型的高級(jí)系統(tǒng)工程方法。

4、無(wú)論產(chǎn)品的復(fù)雜程度如何，均可實(shí)現(xiàn)更高的生產(chǎn)率和效率。

5、利用數(shù)字原型獲得更高的性能和可制造性。

四、EDA服務(wù)

我們的EDA服務(wù)機(jī)構(gòu)擁有悠久的成功歷史，可以幫助我們的客戶從Siemens EDA產(chǎn)品中獲得最大的業(yè)務(wù)影響和技術(shù)價(jià)值。由屢獲殊榮的全球技術(shù)和方法專家團(tuán)隊(duì)提供的數(shù)十年來(lái)在現(xiàn)實(shí)世界中的設(shè)計(jì)，生產(chǎn)和制造經(jīng)驗(yàn)為我們提供了屢獲殊榮的服務(wù)。